Novas/Verdi系列訓練課程說明
l 如果您是未曾用過Verdi或只看波形圖(waveforms)之使用者, 請務必先參加 [ Verdi Premier Training ]。
l 有關Verdi的進階功能及自動化偵錯請參加 [ Verdi Advanced Training ]
l 有關HDL之語法檢查或設計流程之可適用性，請參加 [ nLint Training ]
l 針對CPF/UPF之low power design flow的Verification/Debug需求，請參加 [ Power-Aware Debug Training ]
l 針對IC設計工程師最常需要Debug的各種不同問題，以實際例子上機實驗，讓工程師快速提升Debug的技巧，請參加 Verdi Debug Workshop (Premier和Advanced)課程。
l 詳細課程內容及實作項目請見個別之課程說明
l 其他有關 Verdi nECO, nLint UDR, Verdi TCL Program等非常規課程，如果您有這方面需求，請聯絡服務貴公司的業務經理或者技術諮詢工程師。
Verdi (Premier) & nLint Training
1課程說明
本課程將介紹Verdi 之基本操作功能
2. 課程大綱
l 了解Verdi之定位與應用
l 學習將你的設計讀進Verdi
l 學習使用Verdi來閱讀與分析你的原始碼 (source codes)
l 學習使用Verdi的電路圖(schematics)環境來進行偵錯
l 學習使用Verdi來分析設計當中的有限狀態機(Finite State Machine)
l 學習使用Verdi 提供的Library在執行模擬(simulation)時產生FSDB波形圖
l 學習使用Verdi的波形圖檢視器(waveform viewer)來分析模擬的結果
l 學習使用Verdi整合性的功能來進行輕鬆又有效率的偵錯
l 了解如何使用nLint 用以檢查design 所潛藏的設計問題
3. 使用軟體
l Novas 2011.01或以上版本
l nLint 2011.01或以上版本
4. 修課條件
l 了解Unix or Linux基本指令
l 了解硬體描述語言(HDL，包含Verilog/SystemVerilog或VHDL)和數位電路設計概念(例如 combinational logics, sequential logics, finite state machine…)
l 了解基本前段IC設計流程，例如電路模擬(Simulation)，電路合成(Synthesis)，
5. 建議事項
l 適合完全沒有使用過Verdi的初學者
l 只看波形圖之使用者亦適合參加此課程
l 有關Verdi之進階功能，請參加 [Verdi Advanced Training]
l 針對IC設計工程師最常需要Debug的各種不同問題，以實際例子上機實驗，讓工程師快速提升Debug的技巧，請繼續參加 Verdi Debug Workshop 課程。
6. 實作說明
l 使用Verdi讀取設計檔案並且分析原始碼(Source Codes)
l 使用Verdi的圖形化介面來檢視設計之電路圖(Schematics)
l
使用Verdi看波形圖(Waveforms)
l
使用Verdi來了解有限狀態機(Finite State Machine)
l
使用Verdi進行快速完整的偵錯
l
熟悉nLint的基本檢查功能，並能針對檢查報告進行偵錯
Verdi Advanced & Power-Aware Debug Training
1. 課程說明
介紹Verdi進階功能。此課程主要設計為加速解決數位設計上所遭遇的問題，藉由自動化的追查以求大幅縮短偵錯時間。另外需要針對設計當中使用到新的低功率硬體規格：CPF或UPF進行偵錯時，我們將詳細介紹 Verdi 所提供的解決方案。
課程的主要目標
l 了解Verdi 在cycle-based 與transition-based偵錯模式下的不同行為
l 可以在Verdi的Temporal Flow View和Waveform當中追查錯誤的訊號數值
l 會使用Verdi自動追查 unknown錯誤的源頭
l 學習如何Debug gate-level的 timing 問題
l 可以編輯Memory Definition File 用以顯示和分析各種不同記憶體的內容
l 結合CPF/UPF和原始的HDL設計檔案，進行帶有Power概念的分析和偵錯
2. 課程大綱
l Verdi 基礎背景與應用
l 透過Temporal Flow View學習了解訊號在每一cycle 的行為
l 學習如何在Temporal Flow View當中更快速地debug signal
l 學習如何快速找到unknown的源頭
l 學習使用Trace Triggering Path 來 Debug gate-level 的 timing 問題
l
學習如何顯示內嵌式記憶體的所有內容，找出這些數值是如何被寫入計憶體
l
學習使用Power Manager結合CPF/UPF來了解Design特性及除錯，並學會在Waveform和Source
Codes當中查找和CPF/UPF相關的訊號
3. 使用軟體
l Novas 2011.01或以上版本
4. 修課條件
l 了解Unix or Linux基本指令
l 了解硬體描述語言(HDL，包含Verilog, SystemVerilog或VHDL)和數位電路設計概念(例如 combinational logics, sequential logics, finite state machine…)
l 了解基本前段IC設計流程，例如電路模擬(Simulation)，電路合成(Synthesis)
l 需完成Verdi Premier training，或已經熟悉Verdi所有基本功能(讀取design，看波形，看電路圖，看Finite State Machine)
l 須了解低功率硬體規格：CPF或UPF
5. 建議事項
l 適合曾經使用過Verdi的工程師
l 建議想要加強自己偵錯能力和提升工作效率的工程師
l
適合負責整合單晶片之個別子模組(sub-blocks)的 Project Leader
l
有關HDL之語法檢查或設計流程之可適用性，請參加 [nLint Training]
l 針對IC設計工程師最常需要Debug的各種不同問題，以實際例子上機實驗，讓工程師快速提升Debug的技巧，可以繼續參加 Verdi Debug Workshop 課程
6. 實作說明
請參閱課程大綱。在每一段課程結束時，我們將提供即時的上機練習，藉由特殊設計過的電路與實際的操作，以熟悉Verdi的各種進階應用。
Verdi Debug Workshop (Premier)
1. 課程說明
針對IC設計工程師最常需要Debug的各種不同問題，以各種實際的例子，配合上機實驗，讓工程師能夠熟悉並善用思源科技所提供的各種產品的精華功能，最終達到快速Debug和增加Verification效率的目標。
課程的主要目標
l 熟悉Verdi的TFV(Temporal Flow View)及Verdi所提供的各種自動偵錯功能。
l 透過實際例子上機實驗，讓工程師快速增加Debug的效率。
2. 課程大綱
l 學習各種有效率閱讀source codes及針對特定語法的偵錯技巧
l 在Temporal Flow View中，更快速地追蹤信號錯誤值的來源
l 學習如何快速找到unknown的源頭
l
學習加速將較大的Design快速讀進Verdi
l
學習如何顯示內嵌式記憶體的所有內容，找出這些數值是如何被寫入計憶體
l 學習檢視波型圖的新功能和各種方便實用的使用技巧
l
學習如何自動比對兩組波形圖的差異，針對同組電路還可以自動找出錯誤源
l
克服在FSDB/SDF以及Design之間的Hierarchy差異
3. 使用軟體
l Novas 2011.01或以上版本
4. 修課條件
l 了解Unix or Linux基本指令
l 了解硬體描述語言(HDL，包含Verilog/SystemVerilog或VHDL)和數位電路設計概念(例如 combinational logics, sequential logics, finite state machine…)
l 了解基本前段IC設計流程，例如電路模擬(Simulation)，電路合成(Synthesis)，
l 了解靜態時序分析(STA)概念
l 需完成Verdi Premier training，或已經熟悉Verdi所有功能
5. 建議事項
l 適合曾經使用過Verdi的工程師
l 適合想要加強自己偵錯能力和提升工作效率的工程師
l 建議繼續參加 [Verdi Debug Workshop (Advanced) ] 課程
l
有關HDL之語法檢查或設計流程之可適用性，請參加 [nLint Training]
6. 實作說明
請參閱課程大綱。在每一段課程結束時，我們將提供即時的上機練習，藉由特殊設計過的電路與實際的操作，以熟悉Verdi的各種進階應用。
Verdi Debug Workshop (Advanced)
1. 課程說明
針對IC設計工程師最常需要Debug的各種不同問題，以各種實際的例子，配合上機實驗，讓工程師能夠熟悉並善用思源科技所提供的各種產品的精華功能，最終達到快速Debug和增加Verification效率的目標。
課程的主要目標
l 熟悉Verdi的TFV(Temporal Flow View)及Verdi所提供的各種自動偵錯功能。
l 透過實際例子上機實驗，讓工程師快速增加Debug的效率。
l 學習SpringSoft各項Verification Enhancement Solutions的精華功能，提升驗證上面所需的各種技巧。
2. 課程大綱
l
學習使用Power Manager結合CPF/UPF來了解Design特性及除錯
l
學習使用Verdi追查在設計當中SystemVerilog的語法及波形
l
學習使用Assertion Analyzer來分析Assertion Failure/Success
l
學習各種縮短Dumping時間和減少FSDB檔案大小的技巧
l
學習使用Siloit來縮短Dumping時間和減少FSDB檔案大小
l
學習各種gate level和timing問題的除錯技巧
l
學習使用nAnalyzer來分析設計當中的時脈樹(Clock Tree)與相關的設定
l
學習使用nAnalyzer抽取出設計當中所有的時脈域(Clock Domains)，並找出跨越不同時脈域的資料流路徑(Data Path)
3. 使用軟體
l Novas 2011.01或以上版本
4. 修課條件
l 了解Unix or Linux基本指令
l 了解硬體描述語言(HDL，包含Verilog/SystemVerilog或VHDL)和數位電路設計概念(例如 combinational logics, sequential logics, finite state machine…)
l 了解基本前段IC設計流程，例如電路模擬(Simulation)，電路合成(Synthesis)，
l 需完成Verdi Premier training，或已經熟悉Verdi所有功能
l 須了解靜態時序分析(STA)概念
l 須了解低功率硬體規格：CPF或UPF
5. 建議事項
l 適合曾經使用過Verdi的工程師
l 建議想要加強自己偵錯能力和提升工作效率的工程師
l
適合負責整合單晶片之個別子模組(sub-blocks)的 Project Leader
l
有關HDL之語法檢查或設計流程之可適用性，請參加 [nLint Training]
6. 實作說明
請參閱課程大綱。在每一段課程結束時，我們將提供即時的上機練習，藉由特殊設計過的電路與實際的操作，以熟悉Verdi的各種進階應用。